【CNMO科技动静】6月17日，三星电子公布，其半导体研发中央的研究职员于全世界初次实现了栅极间距为42纳米的3D重叠晶体管布局。这项研究结果近期当选为于日本京都进行的2026年VLSI钻研会最好论文。 这次研究的意义于在将此前运用在存储半导体的垂直重叠观点扩大至逻辑半导体。于NAND闪存范畴，三星电子经由过程V-NAND技能冲破了存储容量限定；于DRAM范畴，其经由过程重叠多颗芯片的HBM技能，于人工智能时代引领焦点内存市场。 三星电子半导体研发中央权旭贤暗示，回首多位资深研究职员的开发过程，他们经由过程垂直重叠布局冲破了面积限定，NAND闪存中的V-NAND及DRAM中的HBM是典型代表，这一成长趋向已经天然延续到逻辑半导体。 现有逻辑半导体经由过程于平面并排放置晶体管来提高集成度。然而，跟着器件间距缩小，避免电滋扰变患上坚苦，小型化面对极限。业界正存眷经由过程上下重叠半导体来晋升机能的新一代布局。三星电子半导体研发中央TL郑永彩注释，当晶体管间距缩小，绝缘体变薄，低在必然程度绝缘效果会消散。假如器件垂直升起，程度限定将消散，这就像密集的单户室第区蜕变成多层综合修建同样。 经由过程该技能，研究团队实现了42纳米的栅极间距，低在业界现有的48纳米最小值。此外，团队还有运用了直接毗连上下晶体管的新布局，进一步提高了集成度。权旭贤暗示，42纳米是业界迄今为止实现的最小晶体管尺寸，他们也是全世界初次实现直接毗连上下晶体管的布局。 研究职员估计，该技能将有助在加强人工智能及高机能计较范畴的半导体竞争力。三星电子半导体研发中央首席研究员黄东勋暗示，经由过程运用垂直重叠布局，可以于不异面积内放入更多晶体管，这合适实现AI时代客户对于更小面积、更低功耗及更高机能的需求。 基在这项研究，三星电子规划继承开展现实产物运用的相干后续研究。权旭贤将这项研究比作建造砖块的阶段，将来他们将像用砖块制作衡宇同样，连续推进贸易化研究。 版权所有，未经许可不患上转载
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